AI芯片验证挑战：硬件辅助验证如何应对千万亿时钟周期？

今年CES上，黄仁勋在主题演讲中手持一块盾牌，这是形似晶圆的Grace Blackwell NVLink72系统（如下图）。对NVIDIA产品熟悉的读者应该知道，GB200 NVL72是由72颗Blackwell GPU构成的机架，而且还涉及NVLink Switch、大容量HBM存储之类的组成部分，根本不可能放在一张晶圆上——但老黄就是有执念要将这样一个系统用晶圆形态来表现。

这张虚假的晶圆总共有130万亿晶体管——虽说是虚假的，但无论是其上的芯片，还是整个系统，都能淋漓尽致地表现现如今芯片与系统设计的复杂性。AI HPC系统的计算、存储、互联三方面都在发生性能持续跃进：AI算力每年提升4.2倍，存储与互联带宽3年内也翻了一番...这些趋势客观上导致了设计周期的缩短及工程师的短缺。

芯片设计的复杂性提到了前所未有的高度；而先进封装、多die架构、基于chiplet的设计，乃至软件定义的硅平台也成为这两年热议的关键词——比如这面向数据中心的Blackwell GPU就是基于chiplet+先进封装的方案。这样的趋势在令芯片达成更高性能、可定制与可伸缩性的同时，也让验证和确认遭遇了巨大的挑战。

新思科技（Synopsys）系统解决方案战略项目执行总监Frank Schirrmeister在最近的一场在线研讨会上评价GB NVL72时说：“这对于系统而言，是最前沿的验证挑战”，“很显然我们都在朝着这样的方向走”。

Frank给出了一份数据，对于当代分阶段验证（从核心、子系统，到chiplet、SoC、封装）的芯片系统而言，“我们面临千万亿级别的时钟周期（quadrillions of cycles，为确保芯片设计功能正确性，工程师需要跑的模拟时钟周期数）。”比如单纯对于CPU IP而言，仿真（emulation）阶段就有5-6万亿周期，原型验证阶段则平均有2-3千万亿周期。“这份数据已经有些过时了，未来的验证挑战会越来越大。”

Frank在前不久的《硬件辅助验证：应对现代半导体复杂性挑战（Hardware-Assisted Verification: Scaling for Modern Semiconductor Complexity）》白皮书中也提到，传统基于模拟（simulation）的验证方式，需要HAV（硬件辅助验证，以下简称HAV）协助，才能满足大规模系统需求。所以在AI设计时代，具体该怎么解决千万亿验证周期带来的巨大挑战，HAV又是如何发挥作用的？

HAV在AI时代为什么重要？

在谈HAV硬件辅助验证之前，我们还是有必要先搞清楚，千万亿级别的验证时钟周期、芯片设计复杂度的提升，从更具体的角度来看，究竟是如何形成的。Synopsys在研讨会上总结，上述这些是（1）软件复杂性，（2）硬件复杂性，（3）接口复杂性，（4）架构复杂性，四者共同作用的结果。

软件复杂性，体现在越来越多的系统基于“软件定义架构”，软件在系统中的价值占比显著提升。以车为例，Lux Research的数据是，电子与软件在整车中的价值占比将在2030年达到50%；而自2000-2030年，汽车软件代码行数则预计增加了6000倍。Frank对于软件重要性点评的有句话令人印象深刻：设计越来越走向“以软件为中心”，软件栈不再是“可选”项，而是“定义系统”的组成部分。

硬件复杂性则不仅是随软件和算力需求提升，如GB200是个有着520亿门、2080亿晶体管的芯片；还在于不同应用场景对不同硬件设计的需求，如AI芯片规模上的显著分化，体现出芯片复杂性的明确差异。

接口复杂性自不必多说，PCIe/NVLink不同版本标准带来带宽增加、HBM持续迭代走向更高的DRAM带宽，LPDDR, USB, 以太网，以及基于chiplet设计需求的UCIe，都明确了接口复杂性；而架构复杂性，更多是指芯片异构集成、更复杂的互联、硬件管理的一致性、2.5D/3D集成等，带来了时序与通信上更多的变量，也造成了验证的挑战。

上述这些挑战，也就引出了数千万亿验证时钟周期的夸张数字；这些实际上也能够表现AI时代对半导体及芯片的新需求。从最符合直觉的角度来看，HAV硬件辅助验证自然也成为确保功能、功耗与性能达成平衡的基础——因为我们说基于软件的模拟工具可能无法满足上述高速发展中的需求。

在早期设计阶段，以及特定场景——如门级模拟，基于软件的RTL模拟依旧是不可或缺的；但很显然这类方案无法应对当代系统的整体需求，模拟速度还是太慢了；更重要的是，完整的软件执行验证可能就需要等到芯片完成了——HAV则很自然地成为针对AI负载，pre-silicon阶段就做确认工作的选择，让硬件设计与软硬件交互验证得以并行。

所以硬件辅助平台、仿真器（emulator）和原型系统（prototypes）能够让工程团队以明确更具优势的速度与深度、可伸缩的方式来对系统做验证。HAV扮演的角色是，在早期模拟和后期硅确认之间架设桥梁：将硬件设计的RTL编译为高性能硬件引擎，基于FPGA的原型设计或仿真器，工程师就可以在相对真实的环境下去确认硬件功能与软件行为。

或者说，在应对上述挑战时，HAV平台通过加速RTL执行，并且支持实时接口与软件确认，就能提供针对数十亿百亿门、数千万亿时钟周期设计所需的吞吐和功能。另外，在解决挑战与问题的同时，毕竟支撑HAV硬件辅助验证的设备本身都是些超算型的大家伙，则对芯片设计客户而言，TCO总拥有成本也是个需要好好思量的问题。

新思的方案，以及EP-Ready系统

说完AI时代的验证需求与思路，势必还是要了解更具体的解决方案。今年2月份，新思对其HAV产品组合做了扩充，如下图所示。其中HAPS-200和ZeBu-200是分别面向硬件原型设计与仿真的新产品，可以理解为既有HAPS-100和ZeBu EP的升级款——不过面向不同市场需求时，后两者也仍在售。另外就是ZeBu Server 5扩展了所谓的模块化HAV方法论，以及“混合”（hybrid）方法论。

这里还有个关键，即Frank在研讨会上反复提到，新思的HAV产品组合现在是EP-Ready硬件。这里的EP指的就是Emulation和Prototyping。他多次说EP-Ready的概念会“引领行业趋势”。其关键理念，也将在后文中做进一步阐述。

首先来看看新发的两款设备。HAPS-200作为原型验证系统，采用AMD Versal Premium VP1902，相比前代HAPS-100达成了runtime性能2倍提升，更好的编译、debug性能，融入HAPS生态系统（支持与前代系统连接扩展），伸缩能力为单FPGA到多机架配置——资源最高10.8BG（百亿门）。

Frank表示，对于不同范围、规模的设计，以及软件复杂性和真实接口需求，新设备是从性能、HW/SW与RTL的debug、诸多应用场景角度去解决问题。已经在用HAPS-200的客户，典型的像是NVIDIA，据说针对其下一代AI系统，原型系统运行达成高频率特别为其软件开发团队助益良多。

用于仿真的ZeBu-200，则为新思科技现有ZeBu EP的迭代款。ZeBu-200仿真系统同样采用VP1902，runtime性能同样2倍于ZeBu EP，具备更快的编译时间、至多高出8倍的debug带宽（尤指仿真设备、host、debug环境、debugger之间的通信），逻辑资源规模最高15.4BG。

ZeBu-200着眼解决的挑战，除了相似于HAPS-200针对不同应用域和验证阶段不同的设计规模与需求，还在于仿真相关于性能、资源规模、可伸缩性，当然还有在RTL模拟之外的RTL验证——连接模拟器、硬件加速、软件混合原型设计等多应用场景能力。则性能、debug、多应用场景，以及节约编译时间/time-to-model实现快速迭代，都是ZeBu-200关注的重点。

新思科技此前列举ZeBu-200的早期用户为Arm。Arm同时基于HAPS-200和ZeBu-200，搞定现在很流行的Arm CSS（Compute Subsystems）模式之下的解决方案，协助其客户将CSS以更快的时间融入到设计中，“满足复杂数据中心基础设施与汽车系统的需求”。

这里着重谈谈前文就提到的所谓EP-Ready，也就是硬件仿真与原型验证就绪，被新思视作行业“关键时刻（pivotal moment）”的概念。当然，上述HAPS与ZeBu平台产品都在EP-Ready硬件行列中。那么究竟什么是EP-Ready呢？

藉由EP-Ready硬件，实现最佳ROI

不同的项目对于软硬件的需求有差别。不同的使用场景，从早期SW bring-up（软件启动调试）到HW/SW确认、RTL验证、RTL回归测试（regressions）、功耗与性能分析、安全与合规等等，其软硬件需求倾向性会有差别。

一般行业应用的传统思路是不同的使用场景，用不同的硬件产品。这种思路虽然符合直觉，但它体现的是不灵活，以及很大程度的资源浪费——或者从企业角度来看是较差的ROI（投入产出比）。似乎早在2002年，新思发布ZeBu EP之时，就已经在做一套硬件、两种软件栈的方案了。

而EP-Ready大方向就是这一思路的延续，用Frank的话来说是对此思路的“加倍延续（doubling down）”，“提供最好的ROI”，面向不同的项目与使用场景做更合理的资源分配。“我们在ZeBu EP的基础上，在两个新系统（ZeBu-200, HAPS-200）上做了扩展”。本质就是两种系统采用了一套硬件平台，“这些方形的盒子对于仿真和原型验证而言，是可配置的”。

当然，在面向仿真和原型验证时，就需要对应的两种软件栈，而且还要搭配不同的连线方式；以此对所有仿真与原型验证的使用场景做到适配，实现优化的ROI，“不需要在项目之初，就在仿真和原型验证硬件上做权衡决策。”

EP-Ready硬件的可配置性，是基于相同的硬件基础6个VP1902，一方面针对需要采用“直接连接（direct connect）”技术、性能优化的原型验证；另一方面针对需要使用更多标准连线配置，去实现高效任务分配、更依托设计灵活性的仿真；

重新装配线缆和hub，后对应增加的接口协议解决方案（Interface Protocol SOlutions）、内存与事务模型（transactor model）、速率适配器（speed adaptors）、IPK（IP原型验证套件）在开发系统环境下连接至设计。两种软件栈包括用于仿真的ZeBu Software，以及用于原型验证的HAPS ProtoCompiler，适配两种使用场景（包括同步vs异步，管理编译、run-time、debug等）。

Frank还解释了一个相对具体的案例：总共14套系统，应用到两个项目之上：具体的使用场景包括RTL验证、IP子系统合规验证、RTL功耗验证、SW bring-up；在资源调用合理的情况下能够很大程度节省时间。

如图所示，Project 2的功耗验证（power validation）完成后，两套仿真系统经过重配置（即重新连线、接口重新分配、切换软件栈——整个过程大约需要1-2周）以后投入到原型验证中——即Project 1，则增加了原型验证的资源。而在Project 1中的RTL验证与性能验证完成后，原有的6套仿真系统重配置后，供给Project 3的原型验证需求，因为该项目负载更偏软件密集型。

如此一来，在全项目时间线上，14套系统达成了相对更优的ROI。目前已经在用EP-Ready硬件思路的，AMD是个典型——这家公司就在做这样的切换，提升工作负载的吞吐。加上在EP-Ready系统实现上，新思和AMD也就FPGA/adaptive SoC做了深度合作，这两家公司现在还的确是互为重要客户与供应商的关系。

验证的模块化，与软件开发左移

除此之外，前文还提到ZeBu Server 5扩展了模块化的HAV方法论，以及针对软件开发的“混合（hybrid）”方法论。前者应当已经在新思的原型验证平台中得到应用，这次是扩展到了仿真之上，令其可适配更大的设计方案。AI时代的软件需求增长，设计规模需求亦超过了60BG（GB200为52BG）。带来的挑战就在于bring-up的可预测、高性能原型设计的时序收敛、计算资源的扩展来构建大型原型设计、集成子系统的需求，以及子系统的异步时钟域。

模块化HAV方法的思路是将一个设计切分成更小的、可管理的子组件，并将其映射到各种硬件设置，再通过接口把这些设置连起来——可以是设计内部AXI连接的，也可以是依托UCIe间的设计。切分后的验证组件在不同项目间可以复用。这应该是把原本用于原型验证的HAPS系统方法论扩展至ZeBu Server 5；同时高扩展性令其支持到>60BG的设计；而出色密度又令其适用于中端和更小的设计，实现最小化数据中心空间占用、更优的TCO，以及高可靠性。

AMD也已经在着眼ZeBu Server 5的模块化HAV扩展，据说旨在解决其下一代最大的设计验证挑战。SNUG 2024上，微软就模块化HAV概念用于HAPS原型验证做过报告，在某个多die项目上，针对单独的子系统做原型验证，然后利用HAPS异步时钟标准接口，再将它们在系统级连起来，据说在算力和存储资源上实现了66%的节约，缩减了构建时间，达成了更具可预测性的结果。

最后“混合”方法论，自然是有关于新思科技Virtualizer的：这是个针对硬件系统做虚拟原型的工具套装。而“混合”设置，也就是把虚拟模型和仿真或原型设计平台做集成，构成混合配置方案——部分模块跑在HAV引擎里，还有一些则以软件形式执行。

新思科技Virtualizer现在支持多线程，让Hybrid混合更快——这里具体是虚拟的部分更快——更快的仿真+更快的虚拟原型系统，达成了更快的混合结果。在加速软件bring-up流程的情况下，也就加速了现在很流行的软件开发“左移”。在芯片设计早期就并行软件开发的情况下，甚至可以做到芯片准备就绪之时软件也做好了。

另外Frank提到这种混合方案下，不到10分钟的时间就可以启动Android。几周前，新思才宣布了Arm平台的虚拟原生执行进一步提速，“Arm代码跑在Arm主机上，同时接在新思的HAV环境下，实现了更快的速度”。

“将虚拟原型设计连接到不同的异构pre-silicon平台，可以是将Virtualizer与仿真放在一起；然后扩展到HAV硬件辅助验证，你可能会连接真实组件，在原型设计上跑软件——比如用原生PCIe和USB接口，连接HAPS，再实时地去跑。”Frank说这是新思现有策略的一部分，“并且如此一来可达成扩展至>60BG的方案。”

总的来说，这些虽然只是AI时代之下电子系统与芯片设计的一部分，但已经能够从新思的态度窥见AI带来的机会了。尤其在谈市场现状时，Frank援引了不少来自研究机构的数据，比如数据中心AI集群的功耗增长趋势，芯片与系统设计者需要为此做些什么；“普适智能”又能给各行各业带来什么，以及新思观察到的现有行业正在发生的转变...

他在研讨会上援引的其中一份数据是颇有前瞻性的，即上图来自J.P. Morgan总结的，历史上的工业革命节点前后，总能看到资本投入（CapEx）的飙升。2025年前后，有个>2000亿美金资本支出，“这是很多行业专家的共识，是新一波工业革命黎明前的信号。”

这些资本支出显然是用在了AI计算集群之上的。所以新思这样的企业，抓住这波机会，布局包含上述工具与产品在内的路线，不仅是对自身企业发展，也是对整个AI市场增长的显著加成：效率、成本、性能都是包含HAPS, ZeBu平台，以及HAV硬件辅助验证扩展的相关方法方案强调的。