合见工软吴晓忠：全国产EDA/IP助力RISC-V生态突破

EDA（电子设计自动化）作为“芯片之母”，是全球半导体产业的核心基石。尽管EDA+IP市场规模仅约170亿美元，但其支撑的半导体产业规模高达6000亿美元，并进一步托起数十万亿美元的数字经济。

近年来，受中美地缘政治博弈影响，EDA自主可控的紧迫性愈发凸显。2“从2023年的‘1202新政’到2024年‘白名单’限制，再到‘三大家’（Synopsys、Cadence、Siemens EDA）断供，政策反复倒逼中国芯片企业必须实现EDA全流程自主。”——

7月17日，第五届RISC-V中国峰会在上海张江科学会堂举行。合见工软副总裁吴晓忠以《全国产EDA/IP助力新形势下芯片需求》为题发表演讲，深度解析EDA产业在数字经济中的战略价值，并系统阐述合见工软在技术突破与生态共建中的创新实践。他强调，唯有掌握核心技术，才能避免“卡脖子”风险。

合见工软副总裁吴晓忠

四年磨一剑，布局全流程

成立于2020年、2021年正式运营的合见工软，目前已形成三大产品线：

• 芯片级EDA：覆盖数字芯片验证全流程、DFT（可测性设计）全流程，并推出基于大模型的代码自动生成工具UDA。

• 系统级EDA：提供全国产高性能大规模PCB板级设计及先进封装级全场景设计平台，支持百万Pin级复杂设计。
• 高性能IP：包含超以太网MAC、SerDes等高速接口及存储类IP，其中UECMAC为国内首款。

2025年，合见工软发布下一代EDA战略，推出基于UVHS-2的一体化硬件仿真和原型验证平台，以及UVS+、UVD+等仿真调试工具。其虚拟原型平台可集成未生成RTL的代码，并兼容客户自有RISC-V模型，支持早期架构设计与软件开发。

破解多芯片通信与性能难题

吴晓忠重点介绍了合见工软EDA/IP在RISC-V领域的两大标杆案例：

• 开芯原昆明湖CPU：针对16核RISC-V处理器的大规模系统验证需求，合见工软通过自动化流程、时序驱动分割及多调试手段，解决了多芯片通信、高性能验证及复杂调试难题，实现从RTL编译到上板调通的全流程仅耗时一周。

• 平头哥玄铁处理器：在玄铁C920项目中，合见工软UVHS平台单颗速率达50MHz，跨片时达12MHz，支持虚拟原型与切片双模，显著提升Dhrystone和Coremark测试性能。

此外，合见工软的DFT全流程平台可与主流流程无缝切换，诊断精度达业界领先水平，在国产先进工艺算力芯片项目中定位精度优于竞品。

从工具到方案的自主可控

吴晓忠强调，合见工软不仅提供工具，更致力于构建从验证、实现到先进封装的全流程解决方案。其系统级EDA工具已支持百万Pin级先进封装设计，并在国内头部企业实现商业化部署。在HBM3/E测试芯片中，合见工软自研IP控制器和PHY方案实现9600MT/s数据传输，助力智算、HPC等领域突破性能瓶颈。

面对国产化趋势，合见工软通过“单点突破+生态共建”策略，与华大九天、概伦电子等企业形成差异化竞争。其工具已在国内50余个关键芯片项目中验证，并在2025年玄铁RISC-V生态大会上展示全场景验证硬件系统UVHS，赋能RISC-V处理器开发。

以创新突破技术封锁

“EDA自主可控是保障芯片产业安全的关键。”吴晓忠总结道。合见工软将持续深耕EDA与IP领域，通过全国产化工具链和生态联盟，助力中国半导体企业突破外部限制。其“RDI聚力联盟”已在全国建立5个创新中心，推动RISC-V在智能交通、工业物联网等场景的规模化落地。

此次峰会，合见工软不仅展示了其在EDA/IP领域的技术深度，更通过实际案例印证了“国产工具+本土生态”模式的可行性。正如吴晓忠所言：“从‘可用’到‘好用’，国产EDA正加速迈向技术拐点，为中国芯片创新提供真正自主可控的土壤。”