印度初创公司革命性SoC设计工具将时间压缩至分钟级

印度一家Fabless初创公司 InCore Semiconductors 推出了SoC Generator 平台，这是一种确定性自动化工具，可将设计一个功能齐全的 SoC（从概念到 FPGA 验证）的时间从几个月压缩到 10 分钟以内。

据该公司介绍，该平台可自动生成寄存器传输级 (RTL)、集成 IP、构建互连结构、配置可启动软件堆栈，并一键生成所有必要文档。为了展示其功能，InCore 验证了基于台积电 40 纳米节点制造的测试芯片，该芯片具有六个异构 RISC-V 内核、一个定制(NoC) 和实时操作系统启动功能。

InSoC2测试芯片（来源：InCore Semiconductors）

在传统的硅片设计中，对芯片架构的信心通常要到开发数月后才能建立——通常要到团队能够在 FPGA 上启动真正的软件时才会建立。为了实现这一目标，设计人员需要经历一个漫长而连续的过程：定义规格、采购和集成 IP、构建互连、编写验证套件以及准备软件堆栈。每个阶段都由不同的团队负责，他们通常各自为政，工作交接和迭代会减慢最终获得稳定 RTL 的速度。

即使对于中等复杂的嵌入式SoC，前端开发过程也可能需要四到六个月。而且，大部分时间并非用于创新，而是用于一遍又一遍地解决相同的集成和工具问题。在接受《EE Times》独家采访时，InCore Semiconductors首席技术官兼联合创始人Neel Gala解释了公司如何与其40名工程师团队一起，共同应对这种惯性，该团队分布在钦奈的印度理工学院（IIT）马德拉斯研究园和班加罗尔办事处。

Gala 表示：“通过单一规范和 API，团队可以自动生成 RTL、连接 IP、配置软件堆栈并立即生成可运行的 FPGA 输出。这不仅仅关乎速度；它还能消除冗余工作，提高复用率，并促进设计、验证和软件等传统上彼此脱节的团队之间更紧密的协作。”

工具核心没有采纳生成式AI

对于 InCore 来说，此次发布最难的部分是将内部原型转化为生态系统工具。“制作我们自己的演示很容易，”Gala 说，“但重构 API，让任何第三方 IP 都能接入——这才是真正的难点。”

虽然与基于生成式进行比较是不可避免的，但InCore团队很快澄清说，SoC Generator并非基于概率AI模型构建。关键的区别是什么？确定性的可重复性。

“在硅片设计中，可重复性是不可妥协的，”Gala说道。“如果我运行相同的设计流程一百万次，每次都应该得到相同的输出。生成式人工智能根本无法提供这种程度的保证。”

与生成式人工智能不同，生成式人工智能非常适合创造性构思，但容易产生不一致或“幻觉”的结果，而芯片设计则要求精确——错误可能会导致流片失败，从而造成数百万美元的损失。

“这就是为什么我们没有将生成式AI集成到我们工具的核心，”Gala解释道。“然而，我们确实看到了它作为前端层的价值——帮助用户快速勾勒出SoC Generator可以在此基础上进行确定性构建的想法或配置。”

与IP生态系统建立桥梁

该公司的目标客户是初创公司及其由此产生的第二波用户，他们希望通过其 SoC Gen 平台从 ARM 迁移。InCore Semiconductor 首席营销官 Deepak Sahoo 补充道：“授权方式灵活：初创公司可以按项目‘按需付费’，大型团队则可以选择站点订阅。IP 捆绑包（包括 InCore CPU、片上网络 (NoC) 和安全块）是可选的附加组件，而非锁定组件。”

该团队拒绝了任何有关取代 Synopsys、Cadence 或 Siemens 的言论。

“这些巨头主导着 RTL-to-GDSII 领域。我们则依靠 YAML-to-RTL，”Gala 说道。“如果客户拥有 DesignWare 或 ARM 外设，我们的生成器就能完美地将它们与本地 IP 混合。”

Gala 表示，对于已经扎根于 ARM 或 DesignWare 流程的西方团队来说，其吸引力在于“一站式服务”，无需将工具拼接在一起即可评估 RISC-V 硬件、软件和 FPGA 图像。

该平台的一大关键架构差异化优势在于其完全可配置的片上网络 (NoC)，允许设计人员根据功耗、面积和带宽需求定制互连方案——无论是核心集群、外设隔离还是域间流量平衡。InCore 的片上网络 (NoC) 方法旨在满足不断变化的芯片需求，而不会将设计人员束缚于固定的拓扑结构。

InSoC2 框图（来源：InCore Semiconductors）

“我们的NoC生成器的第一个版本已经上线，”Gala说道。“我们还将在未来18个月内投入巨资，提升其架构灵活性，以支持从低功耗岛到高吞吐量设计的各种应用。”

尽管其最早的硅验证点位于嵌入式领域，但 InCore 坚称 SoC Generator 的架构适用于更大规模的设计。“我们的 API 并不关心驱动它们的 IP 是微型 UART 还是 2,000 核的 AI 引擎，”Gala 说道。“一旦摆脱了只依赖内部模块的偏见，就可以瞄准 AI 推理、安全关键型汽车或其他任何领域。我们需要更多实际的实践来消除边缘情况，但我们无需重建平台即可实现这一目标。”

该公司预计，更深入地进军高性能计算领域将需要额外的时序和功耗感知原语，但称之为“有机进化”，而不是重写。

从Spec到子系统无延迟

只有下游团队跟上步伐，加快Spec到 RTL 的转换速度才有意义。Gala 强调，所有工件——约束、Python 综合脚本、单元测试平台、RDL 文件、Eclipse SDK 和 PlatformIO 集成——都会包含在第一个输出包中。

“如果验证发现某个 USB 模块运行过热，设计人员只需点击“重新生成”，几分钟内就能获得新的 RTL 和文档，”他说道，“没人需要等待数周才能拿到修订后的基线。”

电流在时序收敛 RTL 之前停止。

Gala 指出：“许多印度和全球合作伙伴已经专注于 RTL 到 GDSII 的设计。我们会向他们提供综合脚本、约束条件和初始布局规划，这样他们就不会手忙脚乱。”

InCore 的 SoC Generator 目前尚未采用形式验证方法。相反，它依赖于 BlueSpec SystemVerilog，Gala 将其描述为“比 Verilog 严格得多”。

“它确保 RTL 始终是可综合的，并且如果存在竞争条件或组合循环，编译器将立即捕获它，”他说。

BlueSpec 的使用基于 Haskell，也为未来形式化方法的集成打开了大门——InCore 计划通过研发进一步探索这一方向。除了语言级别的安全性之外，该平台还融入了 Gala 所谓的“左移”验证。系统并非在综合或仿真阶段捕获集成错误（这会带来高昂的延迟），而是在 YAML 规范阶段执行健全性检查。

Gala 表示：“如果您的 I/O 宽度不匹配、参数缺失或不兼容，或者设计尚未完成，我们都会在第一 10 秒内发出警报。这些都是确定性的 Python 级检查，可以让工程师避免在琐碎的错误上浪费数天时间。”

加速生态系统，而不是取代生态系统

该公司明确表示，它并非试图取代全球IP生态系统，而是要加速其发展。“如果有人打造出最好的DDR、PCIe或以太网IP，我们希望与他们合作，而不是竞争，”Gala说道。

InCore 已实现 API 生成流程的自动化，并积极与第三方 IP 供应商合作，以确保长期兼容性。IP 的合法性和安全性由供应商负责。

Gala 表示：“我们提供自动化脚本，以确保他们的 IP 随着 IP 的演进，始终与我们的平台完全兼容。他们拥有 IP，我们只需确保它与系统的其他部分通信即可。反过来，供应商可以获得快速进行子系统演示或 MPW（多项目晶圆）流片的途径。”

虽然大多数从事 RISC-V 解决方案的公司都只解决狭窄的领域（Codasip 调整 CPU 管道、Agile Analog 自动生成 ADC 和 DAC，OpenFive 销售交钥匙服务），但 InCore 的方法更为广泛。

Gala 表示：“我们解决了每个 SoC 团队重复的 80% 的繁重工作，因此工程师可以专注于那 20% 的差异化工作。” 该平台去年八月在一款 40 纳米六核芯片上验证了其性能，目前正在推进一款 28 纳米多核芯片的流片，预计于明年初完成。Chiplet 和 2.5D/3D 拓扑结构已列入 InCore 路线图。

“我们已经掌握了数字模板和功耗意图，”Gala说道，“这些tile究竟是放在一个还是多个芯片上，只是另一个约束条件。”

当被问及 InCore 是想成为 EDA 公司还是 IP 公司时，Gala 笑着说：“Synopsys 是想成为其中之一吗？我们是一家 RISC-V 解决方案公司——提供核心、片上网络 (NoC)、子系统以及将它们粘合在一起的工具。如果一个团队有四个月的时间来交付一款具有竞争力的芯片，我们希望确保这可行。”

底线是，如果 InCore 能够将其确定性、几分钟内完成 FPGA 的承诺扩展到更大的芯片和更先进的节点（正如早期的合作所表明的那样），它可能会为初创公司和现有企业提供一条从创意到硅片的新的快车道，而无需强迫他们放弃现有的 EDA 堆栈或 IP 库。

原文发布于《电子工程专辑》美国版：Indian RISC-V Startup Slashes Design Time to Minutes